APERÇU des étapes de traitement des semi-conducteurs |
La fabrication de dispositifs semi-conducteurs est le processus utilisé pour créer des puces, les circuits intégrés présents dans les appareils électriques et électroniques de tous les jours. Il s'agit d'une séquence en plusieurs étapes d'étapes de traitement photographique et chimique au cours desquelles des circuits électroniques sont progressivement créés sur une plaquette en matériau semi-conducteur pur. Le silicium est le matériau semi-conducteur le plus couramment utilisé aujourd'hui, avec divers semi-conducteurs composés. L'ensemble du processus de fabrication, du début aux puces emballées prêtes à être expédiées, prend de six à huit semaines et est effectué dans des installations hautement spécialisées appelées fabs.
Gaufrettes
Une plaquette typique est fabriquée à partir de silicium extrêmement pur qui est transformé en lingots cylindriques monocristallins (boules) jusqu'à 300 mm (un peu moins de 12 pouces) de diamètre à l'aide du procédé Czochralski. Ces lingots sont ensuite tranchés en tranches d'environ 0,75 mm d'épaisseur et polis pour obtenir une surface très régulière et plane. Une fois les tranches préparées, de nombreuses étapes de traitement sont nécessaires pour produire le circuit intégré à semi-conducteur souhaité. En général, les étapes peuvent être regroupées en deux domaines : Traitement frontal Traitement en arrière-plan
Traitement
Dans la fabrication de dispositifs semi-conducteurs, les différentes étapes de traitement se répartissent en quatre catégories générales : Dépôt, élimination, modelage et modification des propriétés électriques.
Le dépôt est tout processus qui pousse, recouvre ou transfère autrement un matériau sur la plaquette. Les technologies disponibles comprennent le dépôt physique en phase vapeur (PVD), le dépôt chimique en phase vapeur (CVD), le dépôt électrochimique (ECD), l'épitaxie par jet moléculaire (MBE) et plus récemment, le dépôt de couche atomique (ALD), entre autres. Les processus d'élimination sont tous ceux qui éliminent le matériau de la plaquette soit en masse soit sous forme sélective et consistent principalement en des processus de gravure, à la fois une gravure humide et une gravure sèche telle que la gravure ionique réactive (RIE). La planarisation chimico-mécanique (CMP) est également un processus d'élimination utilisé entre les niveaux. La structuration couvre la série de processus qui façonnent ou modifient la forme existante des matériaux déposés et est généralement appelée lithographie. Par exemple, dans la lithographie conventionnelle, la plaquette est revêtue d'un produit chimique appelé "photoresist". La résine photosensible est exposée par un "stepper", une machine qui focalise, aligne et déplace le masque, exposant certaines parties de la plaquette à une lumière à courte longueur d'onde. Les régions non exposées sont lavées par une solution de révélateur. Après gravure ou autre traitement, le photorésist restant est éliminé par incinération au plasma. La modification des propriétés électriques a consisté historiquement à doper les sources et les drains des transistors à l'origine par des fours à diffusion puis par implantation ionique. Ces processus de dopage sont suivis d'un recuit au four ou, dans les dispositifs avancés, d'un recuit thermique rapide (RTA) qui servent à activer les dopants implantés. La modification des propriétés électriques s'étend maintenant également à la réduction de la constante diélectrique dans les matériaux isolants à faible k via l'exposition à la lumière ultraviolette dans le traitement UV (UVP). De nombreuses puces modernes ont huit niveaux ou plus produits en plus de 300 étapes de traitement séquencées.
Traitement frontal
"Front End Processing" fait référence à la formation des transistors directement sur le silicium. La plaquette brute est conçue par la croissance d'une couche de silicium ultrapure et pratiquement sans défaut par épitaxie. Dans les dispositifs logiques les plus avancés, avant l'étape d'épitaxie du silicium, des astuces sont réalisées pour améliorer les performances des transistors à construire. Une méthode consiste à introduire une "étape de déformation" dans laquelle une variante de silicium telle que le "silicium-germanium" (SiGe) est déposée. Une fois que le silicium épitaxial est déposé, le réseau cristallin s'étire quelque peu, ce qui améliore la mobilité électronique. Une autre méthode, dite technologie "silicium sur isolant", consiste en l'insertion d'une couche isolante entre la tranche de silicium brut et la couche mince d'épitaxie ultérieure de silicium. Cette méthode conduit à la création de transistors à effets parasites réduits.
Dioxyde de silicone
L'ingénierie de surface frontale est suivie par : la croissance du diélectrique de grille, traditionnellement du dioxyde de silicium (SiO2), la structuration de la grille, la structuration des régions de source et de drain, et l'implantation ou la diffusion ultérieure de dopants pour obtenir les propriétés électriques complémentaires souhaitées. Dans les dispositifs de mémoire, des cellules de stockage, classiquement des condensateurs, sont également fabriquées à ce moment, soit dans la surface de silicium, soit empilées au-dessus du transistor.
Couches métalliques
Une fois les différents dispositifs semi-conducteurs créés, ils doivent être interconnectés pour former les circuits électriques souhaités. Ce "Back End Of Line" (BEOL) la dernière partie de l'extrémité avant de la fabrication de la plaquette, à ne pas confondre avec l'« extrémité arrière » de la fabrication de la puce qui fait référence aux étapes de boîtier et de test) consiste à créer des fils d'interconnexion métalliques qui sont isolés par des diélectriques isolants. Le matériau isolant était traditionnellement une forme de SiO2 ou un verre de silicate, mais récemment, de nouveaux matériaux à faible constante diélectrique sont utilisés. Ces diélectriques prennent actuellement la forme de SiOC et ont des constantes diélectriques autour de 2,7 (contre 3,9 pour SiO2), bien que des matériaux avec des constantes aussi basses que 2,2 soient proposés aux fabricants de puces.
Interconnexion
Historiquement, les fils métalliques étaient constitués d'aluminium. Dans cette approche du câblage souvent appelée «aluminium soustractif», des films de couverture en aluminium sont d'abord déposés, modelés, puis gravés, laissant des fils isolés. Un matériau diélectrique est ensuite déposé sur les fils exposés. Les différentes couches métalliques sont interconnectées en gravant des trous, appelés "vias", dans le matériau isolant et en y déposant du tungstène par une technique CVD. Cette approche est toujours utilisée dans la fabrication de nombreuses puces de mémoire telles que la mémoire dynamique à accès aléatoire (DRAM) car le nombre de niveaux d'interconnexion est faible, actuellement pas plus de quatre.
Plus récemment, comme le nombre de niveaux d'interconnexion pour la logique a considérablement augmenté en raison du grand nombre de transistors qui sont maintenant interconnectés dans un microprocesseur moderne, le retard de synchronisation dans le câblage est devenu important, ce qui a entraîné un changement de matériau de câblage de l'aluminium au cuivre et des dioxydes de silicium aux nouveaux matériaux à faible teneur en K. Cette amélioration des performances s'accompagne également d'un coût réduit grâce au traitement damasquiné qui élimine les étapes de traitement. Dans le traitement damascène, contrairement à la technologie soustractive de l'aluminium, le matériau diélectrique est d'abord déposé sous forme de film de couverture et est modelé et gravé en laissant des trous ou des tranchées. Dans le traitement "damascène unique", le cuivre est ensuite déposé dans les trous ou les tranchées entourés d'un film barrière mince, ce qui donne respectivement des vias remplis ou des "lignes" de fils. Dans la technologie "double damascène", la tranchée et le via sont fabriqués avant le dépôt de cuivre, ce qui entraîne la formation simultanée du via et de la ligne, ce qui réduit encore le nombre d'étapes de traitement. Le film mince barrière, appelé Copper Barrier Seed (CBS), est nécessaire pour empêcher la diffusion du cuivre dans le diélectrique. Le film barrière idéal est efficace, mais il est à peine là . Comme la présence d'un film barrière excessif est en concurrence avec la section transversale du fil de cuivre disponible, la formation de la barrière la plus fine mais continue représente l'un des plus grands défis actuels dans le traitement du cuivre aujourd'hui.
Au fur et à mesure que le nombre de niveaux d'interconnexion augmente, la planarisation des couches précédentes est nécessaire pour assurer une surface plane avant la lithographie ultérieure. Sans cela, les niveaux deviendraient de plus en plus tordus et s'étendraient au-delà de la profondeur de champ de la lithographie disponible, interférant avec la capacité de modeler. Le CMP (Chemical Mechanical Polishing) est la principale méthode de traitement pour obtenir une telle planarisation, bien que la "gravure en arrière" sèche soit encore parfois utilisée si le nombre de niveaux d'interconnexion n'est pas supérieur à trois.
Test de plaquette
La nature hautement sérialisée du traitement des plaquettes a augmenté la demande de métrologie entre les différentes étapes de traitement. L'équipement de métrologie de test de plaquettes est utilisé pour vérifier que les plaquettes sont toujours bonnes et n'ont pas été endommagées par les étapes de traitement précédentes. Si le nombre de « matrices » des circuits intégrés qui deviendront éventuellement des « puces » sur une plaquette qui mesurent les défaillances dépasse un seuil prédéterminé, la plaquette est mise au rebut plutôt que d'investir dans un traitement ultérieur.
Test de l'appareil
Une fois le processus frontal terminé, les dispositifs à semi-conducteurs sont soumis à une variété de tests électriques pour déterminer s'ils fonctionnent correctement. La proportion de dispositifs sur la plaquette qui fonctionnent correctement est appelée rendement. L'usine teste les puces sur la plaquette avec un testeur électronique qui presse de minuscules sondes contre la puce. La machine marque chaque mauvaise puce avec une goutte de colorant. L'usine facture le temps de test ; les prix sont de l'ordre de cents par seconde. Les puces sont souvent conçues avec des "fonctions de testabilité" pour accélérer les tests et réduire les coûts de test. Les bonnes conceptions essaient de tester et de gérer statistiquement les coins : les extrêmes du comportement du silicium causés par la température de fonctionnement combinés aux extrêmes des étapes de traitement de fabrication. La plupart des conceptions font face à plus de 64 coins.
Emballage
Une fois testée, la plaquette est entaillée puis divisée en puces individuelles. Seuls les bons chips non teints sont ensuite emballés. L'emballage en plastique ou en céramique implique le montage de la matrice, la connexion de la matrice tampons aux broches sur l'emballage, et sceller la matrice. De minuscules fils sont utilisés pour connecter les pads aux broches. Autrefois, les fils étaient attachés à la main, mais maintenant, des machines spécialement conçues exécutent la tâche. Traditionnellement, les fils des puces étaient en or, conduisant à un "cadre de plomb" (prononcé "cadre leed") de cuivre, qui avait été plaqué avec de la soudure, un mélange d'étain et de plomb. Le plomb est toxique, c'est pourquoi les "cadres de plomb" sans plomb sont désormais la meilleure pratique. Le boîtier à l'échelle de la puce (CSP) est une autre technologie de conditionnement. Les puces emballées en plastique sont généralement considérablement plus grandes que la matrice réelle, tandis que les puces CSP ont presque la taille de la matrice. Le CSP peut être construit pour chaque puce avant que la tranche ne soit découpée en dés.
Les puces emballées sont retestées pour s'assurer qu'elles n'ont pas été endommagées pendant l'emballage et que l'opération d'interconnexion puce-broche a été effectuée correctement. Un laser grave le nom et les numéros des puces sur l'emballage.
Liste des étapes :
Il s'agit d'une liste de techniques de traitement qui sont utilisées de nombreuses fois dans un appareil électronique moderne et n'impliquent pas nécessairement une commande spécifique. Traitement des plaquettes - Nettoyage humide - Photolithographie - Implantation ionique (dans laquelle des dopants sont incorporés dans la plaquette créant des régions de conductivité accrue (ou diminuée)) - Gravure sèche - Gravure humide - Incinération au plasma - Traitements thermiques - Recuit thermique rapide - Recuits au four - Thermique oxydation - Dépôt chimique en phase vapeur (CVD) - Dépôt physique en phase vapeur (PVD) - Epitaxie par faisceau moléculaire (MBE) - Dépôt électrochimique (ECD) - Planarisation mécano-chimique (CMP) - Test de plaquette (où les performances électriques sont vérifiées) - Broyage de plaquette (pour réduire l'épaisseur de la plaquette afin que la puce résultante puisse être placée dans un dispositif mince comme une carte à puce ou une carte PCMCIA .) puce - Tab bonding - IC Encapsulation - Cuisson - Placage - Lasermarking - Trim and form - IC Essai
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